金属接続配線の抵抗及び容量を推定する方法及び装置

专利摘要:
金属接続配線の抵抗及び容量を推定する技術が述べられる。装置は、接続配線、パッドの組、分離回路の組、及びテスト回路を含む。パッドの組は接続配線に接続され、接続配線を流れる電流を供給すると同時に接続配線の両端間の電圧を測定するために使用され得る。電流及び電圧は、接続配線の抵抗を推定するために用いられ得る。テスト回路は、接続配線を充電及び放電して接続配線の容量を推定し得る。分離回路は、テスト回路が接続配線を充電及び放電する際に、パッドを接続配線から分離し得る。装置は更に、鏡像に結合され得る別の接続配線、別のパッドの組、及び分離回路の別の組を有し得る。２つの接続配線間の抵抗及び／または容量ミスマッチが、正確に推定され得る。
公开号:JP2011506936A
申请号:JP2010537130
申请日:2008-12-05
公开日:2011-03-03
发明作者:ジャヤパラン、ジャヤカンナン；ドゥ、ヤン；バン、デイビッド
申请人:クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:G01R27-02

专利说明:

[0001] この開示は概してエレクトロニクスに関し、より具体的には、電子機器における金属接続配線の抵抗及び容量を推定する技術に関する。]
背景技術

[0002] 電子回路は、一般的に複数の回路ブロックを有し、そのそれぞれは、トランジスタ、抵抗、容量、インダクタなどの種々の回路素子で実装され得る。回路ブロックは、これらの回路ブロック間でやりとりされる信号を伝達し得る金属の接続配線を介して結合され得る。理想的には、この金属接続配線は抵抗がゼロであり容量がゼロであるべきあり、信号の伝播に与える影響は最小限であるべきである。しかし実際には、金属接続配線は理想とは異なり、寄生抵抗及び容量を有し、これらは信号伝播及びこれらの金属接続配線によって結合される回路ブロックの動作に影響を与え得る。これらの影響を考慮するため、金属接続配線の抵抗及び容量を正確に推定出来ることが望ましいだろう。]
[0003] 接続配線の抵抗及び容量を推定する技術が、本明細書において開示される。接続配線は、２つの地点またはノード間の電気的な接続である。接続配線は、エッチングされた金属線路（line）または線（trace）、または他のあらゆるタイプの導電材料の線路で形成され得る。]
[0004] 一デザインにおいて装置（例えば集積回路）は、第１の接続配線、パッドの第１の組、及びテスト回路を含み得る。パッドの第１の組は第１の接続配線に結合され、第１の接続配線を流れる第１の電流を供給すると同時に第１の接続配線の両端間の第１の電圧を測定するために使用され得る。第１の電流及び第１の電圧は、第１の接続配線の抵抗を推定するために用いられ得る。テスト回路は、第１の接続配線を充電及び放電して、第１の接続配線の容量を推定し得る。装置は更に、パッドの第１の組と第１の接続配線との間に設けられた分離回路の第１の組を含み得る。分離回路の第１の組はヒューズまたはパスゲートを含み、テスト回路が第１の接続配線を充電及び放電する際に、パッドの第１の組を第１の接続配線から分離するために用いられ得る。]
[0005] 装置は更に、第２の接続配線、及び第２の接続配線に結合されたパッドの第２の組を含み得る。パッドの第２の組は、第２の接続配線を流れる第２の電流を供給すると同時に、第２の接続配線の両端間の第２の電圧を測定するために使用され得る。第２の電流及び第２の電圧は、第２の接続配線の抵抗を推定するために用いられ得る。テスト回路は、第１及び第２の接続配線を充電及び放電して、第１及び第２の接続配線間の容量ミスマッチを推定し得る。分離回路の第２の組は、パッドの第２の組と第２の接続配線との間に設けられ得る。分離回路の第２の組は、テスト回路が第２の接続配線を充電及び放電する際に、パッドの第２の組を第２の接続配線から分離するために用いられ得る。]
[0006] この開示の種々の側面及び特徴が、以下で更に詳細に述べられる。]
図面の簡単な説明

[0007] 図１は、クロック分配ネットワークを示す。
図２は、クロック分配ネットワークにおけるクロックスキューのタイミング図を示す。
図３は、小さな容量を推定するテスト構成を示す。
図４は、テスト回路についての制御信号のタイミング図を示す。
図５は、抵抗及び容量の両方を推定するテスト構成を示す。
図６は、平均電流と周波数との関係を示す。
図７は、２本の金属接続配線間における抵抗及び容量の両方のミスマッチを推定するテスト構成を示す。
図８は、クロックデスキュー回路を備えたクロック分配ネットワークを示す。
図９は、ＲＣ推定回路及び制御回路を示す。
図１０は、抵抗及び容量を推定する処理を示す。] 図１ 図１０ 図２ 図３ 図４ 図５ 図６ 図７ 図８ 図９
実施例

[0008] 金属接続配線は、回路ブロックを接続するために、集積回路（ＩＣ）のダイ（die）、またはプリント基板（ＰＣＢ）で使用される線路または線（trace）である。金属接続配線は、あらゆる種類の金属または導電材料で形成され、そしてあらゆる寸法及び形状を有し得る。回路ブロックは、いくつもの回路素子を含み得る。例えばデジタル回路では、回路ブロックはインバータ、バッファ、論理ゲート、ラッチ、フリップフロップなどであり得る。]
[0009] 金属接続配線は、本質的に寄生抵抗及び容量を有し、これが、金属接続配線を介して送信される電気信号のタイミング及び波形に影響し得る。よって、金属接続配線の特性は、この金属接続配線によって結合される回路ブロックの動作に影響し得る。]
[0010] 図１は、金属接続配線を有するクロック分配ネットワーク１００のブロック図を示す。クロック分配ネットワーク１００は、バッファ１１０、１１４、及び１２４を含み、そしてＩＣのダイ上に形成され得る。金属接続配線１１２は、バッファ１１０の出力（Ｘ地点）を、バッファ１１４の入力（Ｙ地点）に結合する。同様に金属接続配線１２２は、バッファ１１０の出力を、バッファ１２４の入力（Ｚ地点）に結合する。バッファ１１０は、入力クロック信号ＣＬＫＩＮを受信し、それぞれ金属接続配線１１２及び１２２を介してバッファ１１４及び１２４の両方を駆動する。バッファ１１４は、その入力クロック信号ＣＬＫＹを受信し、デジタル回路１１６に出力クロック信号を与える。同様にバッファ１２４は、その入力クロック信号ＣＬＫＺを受信し、デジタル回路１２６に出力クロック信号を与える。] 図１
[0011] 信号ＣＬＫＹは、信号ＣＬＫＺと時間的に整合される（time aligned）ことが望ましいだろう。金属接続配線１１２は、金属接続配線１２２と同一になるよう設計され、同一の形状（例えば、互いに鏡像（mirror image））のみならず同一の寸法（例えば、長さ、幅、及び／または高さ）を有し得る。しかしながら、ＩＣの製造プロセスにおけるランダムなバラツキは、金属接続配線１１２及び１２２にどこかで相違を生じさせ得る。そしてこの相違は、Ｙ地点及びＺ地点におけるクロック信号にスキュー（skew）を生じさせ得る。]
[0012] 図２は、図１のクロック分配ネットワーク１００におけるクロックスキューを例示するタイミング図を示す。バッファ１１０の出力における信号ＣＬＫＸは、一番上に示され、バッファ１１４の入力における信号ＣＬＫＹは中段に示され、バッファ１２４の入力における信号ＣＬＫＺは一番下に示されている。信号ＣＬＫＸとＣＬＫＹとの間の遅延は、金属接続配線１１２の寄生成分によって決定される。信号ＣＬＫＸとＣＬＫＺとの間の遅延は、金属接続配線１２２の寄生成分によって決定される。理想的には、金属接続配線１１２及び１２２は厳密に整合すべきであり、そして信号ＣＬＫＹとＣＬＫＺは時間的に整合されるべきである。] 図１ 図２
[0013] しかしながら、ランダムな製造バラツキによる金属接続配線１１２及び１２２間の相違は、信号ＣＬＫＹ及びＣＬＫＺにおけるタイミングスキューを生じさせ得る。タイミングスキューの量は、金属接続配線１１２及び１２２間の相違の程度に依存し得る。どのような場合でも、タイミングスキューは、結果として、デジタル回路１１６をデジタル回路１２６と異なる時間に活性化させるかもしれず、このことは性能に悪影響を与え得る。]
[0014] 金属接続配線の寄生抵抗及び容量を正確に推定出来ることが望ましいだろう。この寄生性の情報は、回路設計の助けとなり、タイミングスキューを検出し、検出されたタイミングスキューについて補償し、ＩＣ製造プロセスを改善する等のために使用され得る。]
[0015] 図３は、小さな容量を正確に推定するために使用され得るテスト構成３００の回路図を示す。テスト構成３００は、電荷ベース容量測定（ＣＢＣＭ：charge-based capacitance measurement）を使用し、これは公に入手可能な、“Analytical Modeling and Characterization of Deep-Submicron Interconnect”と表題された論文、Proc.IEEE, vol. 89, pp. 634-664, May 2001において、D. Sylvester and C. Huによりその詳細が述べられている。] 図３
[0016] テスト回路３１０は、Ｐチャネルの金属−酸化物−半導体（ＰＭＯＳ）トランジスタ３１２ａ及び３１２ｂ、及びＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ３１４ａ及び３１４ｂを含む。ＰＭＯＳトランジスタ３１２ａ及び３１２ｂは、それぞれ電流計３２０ａ及び３２０ｂに結合されたソース、制御信号Ｖ１を受信するゲート、及びそれぞれノードＡ及びＢに結合されたドレインを有している。ＮＭＯＳトランジスタ３１４ａ及び３１４ｂは、それぞれノードＡ及びＢに結合されたドレイン、制御信号Ｖ２を受信するゲート、及び回路のグランドに結合されたソースを有している。テスト信号生成器３４０は、制御信号Ｖ１、Ｖ２を生成する。電流計３２０ａ及び３２０ｂは、別々のノードを介して、更に電源電圧ＶＤＤに結合されている。]
[0017] 金属接続配線３３０ａは、ノードＡからノードＤに達する。その容量が推定されるキャパシタ３３２は、ノードＵにおいて金属接続配線３３０ａに結合される。金属接続配線３３０ｂは、ノードＢからノードＶに達し、ノードＡからノードＵまでの金属接続配線３３０ａと整合（matched）される。よって、金属接続配線３３０ａ及び３３０ｂは、キャパシタ３３２が接続される地点まで整合（matched）される。]
[0018] 図４は、テスト回路３１０についての制御信号Ｖ１及びＶ２のタイミング図を示す。両制御信号は同じ周波数ｆを有するが、あらゆる時点において図３におけるＰＭＯＳトランジスタ３１２またはＮＭＯＳトランジスタ３１４のみがオン状態とされるように生成される。] 図３ 図４
[0019] テスト回路３１０は、次のように動作する。図４において、時刻Ｔ４からＴ５までの期間ＴＮの間、制御信号Ｖ１及びＶ２は、共に論理highであり、ＮＭＯＳトランジスタ３１４ａ及び３１４ｂがオン状態とされ、ＰＭＯＳトランジスタ３１２ａ及び３１２ｂがオフ状態とされる。金属接続配線３３０ａ及び３３０ｂ、キャパシタ３３２、並びにトランジスタ３１２、３１４の容量は、ＮＭＯＳトランジスタ３１４ａ及び３１４ｂを介して完全に放電される。図４において、時刻Ｔ８からＴ９までの期間ＴＰの間、制御信号Ｖ１及びＶ２は、共に論理lowであり、ＮＭＯＳトランジスタ３１４ａ及び３１４ｂがオフ状態とされ、ＰＭＯＳトランジスタ３１２ａ及び３１２ｂがオン状態とされる。金属接続配線３３０ａ及び３３０ｂ、キャパシタ３３２、並びにトランジスタ３１２及び３１４の容量は、ＰＭＯＳトランジスタ３１２ａ及び３１２ｂを介して、電源電圧ＶＤＤに完全に充電される。容量の充電及び放電は、ｔ＝１／ｆの各テストサイクルで繰り返される。] 図４
[0020] ＰＭＯＳトランジスタ３１２は、ＮＭＯＳトランジスタ３１４がオン状態となる前に、完全にオフ状態とされる。これを得るため、制御信号Ｖ２は、図４の時刻Ｔ３を始まりとして論理highに遷移し、これは制御信号Ｖ１が時刻Ｔ２で論理highに達した後に起きる。同様に、ＮＭＯＳトランジスタ３１４は、ＰＭＯＳトランジスタ３１２がオン状態となる前に、完全にオフ状態とされる。これを得るため、制御信号Ｖ１は、時刻Ｔ７を始まりとして論理lowに遷移し、これは制御信号Ｖ２が時刻Ｔ６で論理lowに達した後に起きる。制御信号Ｖ１及びＶ２のタイミングは、正確である必要はない。制御信号Ｖ２のlowからhighへの遷移（例えば時刻Ｔ３）は、制御信号Ｖ１が既に論理highに達した（例えば時刻Ｔ２）後に開始するべきである。制御信号Ｖ１のhighからlowへの遷移（例えば時刻Ｔ７）は、制御信号Ｖ２が既に論理lowに達した（例えば時刻Ｔ６）後に開始するべきである。] 図４
[0021] 各テストサイクルでの総電荷量は、次のように表され得る。すなわち、]
[0022] ここでＣＡは、ノードＡに付随する寄生容量、
ＣＢは、ノードＢに付随する寄生容量、
Ｃは、キャパシタ３３２の容量、
ＩＡ及びＩＢはそれぞれ、ノードＡ及びＢについての平均充電電流、及び
ＱＡ及びＱＢはそれぞれ、ノードＡ及びＢについての総電荷量、である。]
[0023] 平均電流ＩＡ及びＩＢはそれぞれ、電流計３２０ａ及び３２０ｂによって正確に測定され得る。容量ＣＡは、ノードＡからノードＵまでの金属接続配線３３０ａの容量と、トランジスタ３１２ａ及び３１４ｂの寄生容量とを含む。容量ＣＢは、金属接続配線３３０ｂの容量と、トランジスタ３１２ｂ及び３１４ｂの寄生容量とを含む。金属接続配線３３０ａ及び３３０ｂは整合（matched）され、トランジスタもまた整合（matched）されているので、容量ＣＢは、容量ＣＡと等しくなるべきである。]
[0024] 式（１）及び（２）は、次のように組み合わされ得る。すなわち、]
[0025] 式（３）は、容量Ｃが、平均電流ＩＡとＩＢとの差、電源電圧ＶＤＤ、及び周波数ｆに基づいて推定され得ることを示している。平均電流ＩＡ及びＩＢは、測定されることが出来る。電源電圧ＶＤＤ及び周波数ｆは既知であるか、または決定され得る。]
[0026] テスト構成３００は、例えば１フェムトファラッド（ｆＦ）未満であるような非常に小さい容量であり得るキャパシタ３３２の容量を、正確に推定出来る。容量推定の精度は、平均電流ＩＡ及びＩＢの測定、金属接続配線３３０ａ及び３３０ｂの整合（matched）、及びＰＭＯＳトランジスタ３１２及びＮＭＯＳトランジスタ３１４の整合（matched）の精度に依存する。]
[0027] 金属接続配線の抵抗及び容量の両方を、正確に推定することが望ましいだろう。抵抗及び容量の情報は、金属接続配線の特性をより良く、またはより十分に明らかにするために用いられ得る。テスト構成３００は、容量を正確に推定出来るが、抵抗を推定することには十分に適合されていない。]
[0028] 図５は、抵抗及び容量の両方を正確に推定するために用いられ得るテスト構成５００の概念図を示す。テスト回路５１０は、ＰＭＯＳトランジスタ５１２及びＮＭＯＳトランジスタ５１４を含む。ＰＭＯＳトランジスタ５１２は、電流計５２０に結合されたソース、制御信号Ｖ１を受信するゲート、及びノードＡに結合されたドレインを有する。ＮＭＯＳトランジスタ５１４は、ノードＡに結合されたドレイン、制御信号Ｖ２を受信するゲート、及び回路のグランドに結合されたソースを有する。テスト信号生成器５４０は、図４に示されるような制御信号Ｖ１、Ｖ２を生成する。電流計５２０は、更に電源電圧ＶＤＤに結合される。] 図４ 図５
[0029] その抵抗及び容量が推定される金属接続配線５３０は、ノードＰからＱに達する。全般に、金属接続配線５３０は、あらゆる形状、長さ、寸法、構造（例えば配置形状または層）、及び他の特性（例えば最近接の配線との距離）を有して良く、その全てが金属接続配線５３０の抵抗及び容量に影響し得る。図５の例では、金属接続配線５３０はジグザグ（zig-zag）の形状を有する。ノードＡは、金属接続配線５３０の一部とみなされ得る金属配線５３２を介してノードＰに結合される。] 図５
[0030] テストパッド５５０及び５５４はそれぞれ、分離（Iso）回路５６０及び５６４を介してノードＰに結合される。テストパッド５５２及び５５６はそれぞれ、分離回路５６２及び５６６を介してノードＱに結合される。各分離回路は、ヒューズまたはパスゲート（pass gate）であり得る。ヒューズは、電気的な接続を与えることが出来、または電気的に分離をもたらすために破断され得る構造である。一度ヒューズが破断されると、この効果は永久的である。パスゲートは、トランジスタ、またはその他の何らかのタイプのスイッチであり得る。パスゲートは、電気的な接続をもたらすためにクローズされ、または電気的な分離をもたらすためにオープンされ得る。ヒューズと異なり、パスゲートは、制御信号によってクローズされまたはオープンされ得る。]
[0031] 金属接続配線５３０の抵抗は、ケルビン型四点法測定（Kelvin type four-point measurement）によって正確に推定され得る。抵抗を推定するため、電流源５７０がテストパッド５５４及び５５６に適用され、これらのテストパッド及び金属接続配線５３０を流れる電流ＩＬを供給する。電圧計５７２は、テストパッド５５０及び５５２に適用され、金属接続配線５３０の両端間の電圧ＶＬを測定する。電圧を測定するため電圧計５７２によってわずかな電流が用いられるので、電流源５７０からの電流ＩＬは、抵抗の推定の精度に対する電圧計５７２の影響を低減するため、電圧計５７２によって吸い上げられる電流に比して大きくすべきである。電圧計５７２は、金属接続配線５３０の両端間の電圧測定の精度を向上するため、ノードＰ及びＱに最も近いテストパッドに適用され得る。]
[0032] 金属接続配線５３０の抵抗ＲＬは、次のように推定され得る。すなわち、]
[0033] 電流ＩＬは、電流源５７０により正確に定められ、電圧ＶＬは電圧計５７２によって正確に測定され得る。そして金属接続配線５３０の抵抗ＲＬは、電圧ＶＬ及び電流ＩＬの正確な値に基づいて、正確に推定され得る。]
[0034] テストパッド５５０〜５５６は、金属接続配線５３０の抵抗を正確に推定するための四点法測定に使用される。これらのテストパッドの寄生容量は、推定される金属接続配線５３０の容量に比べて大きいかもしれない。よって、金属接続配線５３０の容量を推定するための測定を行う際には、テストパッドを分離してこれらの寄生容量を取り除くことが望ましいだろう。このことは、分離回路５６０〜５６６を用いてテストパッドを分離することにより得られ得る。]
[0035] 金属接続配線５３０の容量を推定するため、４つのテストパッド５５０〜５５６がまず、例えば、４つの関連付けられた分離回路５６０〜５６６についてのヒューズを破断すること、またはパスゲートをオープンすることにより、分離され得る。その後、信号生成器５４０が、例えば図４に示すような制御信号Ｖ１及びＶ２を生成し得る。電流計５２０は、金属接続配線５３０の容量ＣＬ及びノードＡに付随する寄生容量ＣＰを、ＰＭＯＳトランジスタ５１２を介して電源電圧ＶＤＤに十分に充電するために使用される平均電流Ｉを測定し得る。] 図４
[0036] 平均電流Ｉは、次のように表現され得る。すなわち、]
[0037] 式（５）は、平均電流Ｉが、電源電圧ＶＤＤ及び周波数ｆのみならず、充電されている容量ＣＬ及びＣＰに依存することを示す。平均電流の測定は、精度を向上させるため、種々の電源電圧、及び／または種々の周波数について為されても良い。]
[0038] 図６は、図５のテスト構成５００についての、平均電流Ｉと周波数ｆとの関係を示す。測定は３つの異なる周波数ｆ１、ｆ２、ｆ３で行われて良く、それぞれ平均電流Ｉ１、Ｉ２、及びＩ３が得られる。これらの測定結果は、平均電流対周波数のグラフ上にプロットされ得る。３つのデータ点に最も良く適合する直線６１０が定められ、図に描かれ得る。線６１０は、電流Ｉ０で縦軸（ＤＣ、すなわちｆ＝０に対応する）と交差する。Ｉ０は、金属接続配線５３０の線間の絶縁体のリーク、及びノードＡにおけるＰＭＯＳトランジスタ５１２とＮＭＯＳトランジスタ５１４の接合リークを含む、寄生的なリーク電流である。] 図５ 図６
[0039] 金属接続配線５３０の容量は、直線６１０に基づいて、次のように推定され得る。すなわち、]
[0040] ここで、Ｉｘ及びｆｘは、直線６１０上の任意の点に対応し得る。金属接続配線５３０の容量ＣＬは、寄生容量ＣＰよりも非常に大きいだろう。よって金属接続配線５３０の容量ＣＬは、直線６１０に基づいて正確に推定され得る。]
[0041] 図６は、平均電流Ｉと周波数ｆとの関係を示す。同様のプロットが、具体的な周波数での平均電流Ｉ対電源電圧ＶＤＤについて得られ得る。入手可能なデータ点に基づいて、最も良く適合する直線が得られ、金属接続配線５３０の容量ＣＬを推定するために使用され得る。] 図６
[0042] 図７は、２つの金属接続配線における抵抗及び容量の両方のミスマッチ（mismatch）を正確に推定するために用いられ得るテスト構成７００の概念図である。テスト回路７１０は、ＰＭＯＳトランジスタ７１２ａ及び７１２ｂ、並びにＮＭＯＳトランジスタ７１４ａ及び７１４ｂを含み、これらは図３につき上記述べられたように結合される。テスト信号生成器７４０は、例えば図４に示すように、制御信号Ｖ１及びＶ２を生成する。電流経路７２０ａ及び７２０ｂはそれぞれ、ＰＭＯＳトランジスタ７１２ａ及び７１２ｂのソースに結合され、また別々のノードを介して電源電圧ＶＤＤに結合されている。] 図３ 図４ 図７
[0043] 金属接続配線７３０ａは、ノードＰとＱとの間を走り、ここでノードＰは金属配線７３２ａを介してノードＡに結合されている。テストパッド７５０ａ及び７５４ａはそれぞれ、分離回路７６０ａ及び７６４ａを介してノードＰに結合される。テストパッド７５２ａ及び７５６ａはそれぞれ、分離回路７６２ａ及び７６６ａを介してノードＱに結合される。同様に、金属接続配線７３０ｂは、ノードＲとＳとの間を走り、ここでノードＲは金属配線７３２ｂを介してノードＢに結合されている。テストパッド７５０ｂ及び７５４ｂはそれぞれ、分離回路７６０ｂ及び７６４ｂを介してノードＲに結合される。テストパッド７５２ｂ及び７５６ｂはそれぞれ、分離回路７６２ｂ及び７６６ｂを介してノードＳに結合される。各分離回路は、ヒューズまたはパスゲートであって良い。金属接続配線７３０ｂは、金属接続配線７３０ａと整合（matched）され得る。]
[0044] 金属接続配線７３０ａの抵抗は、四点法測定により正確に推定され得る。この測定につき、電流源７７０ａは、テストパッド７５４ａ及び７５６ａ並びに金属接続配線７３０ａを流れる電流ＩＬＡを供給し、電圧計７７２ａは、テストパッド７５０ａ及び７５２ａにおいて、金属接続配線７３０ａの両端間の電圧ＶＬＡを測定し得る。そして金属接続配線７３０ａの抵抗ＲＬＡは、電流ＩＬＡ及び電圧ＶＬＡに基づいて、式（４）に示すように推定され得る。金属接続配線７３０ｂの抵抗は、同様の方法で正確に推定され得る。電流源７７０ｂは、テストパッド７５４ｂ及び７５６ｂ並びに金属接続配線７３０ｂを流れる電流ＩＬＢを供給し、電圧計７７２ｂは、テストパッド７５０ｂ及び７５２ｂにおいて、金属接続配線７３０ｂの両端間の電圧ＶＬＢを測定し得る。そして金属接続配線７３０ｂの抵抗ＲＬＢは、電流ＩＬＢ及び電圧ＶＬＢに基づいて推定され得る。抵抗のミスマッチは、抵抗ＲＬＡ及びＲＬＢの相違として算出され得る。]
[0045] 金属接続配線７３０ａ及び７３０ｂの容量ミスマッチを推定するため、８個のテストパッド７５０ａ〜７５６ｂがまず、例えば、８個の関連付けられた分離回路７６０ａ〜７６６ｂについてのヒューズを破断すること、またはパスゲートをオープンすることにより、分離され得る。その後、信号生成器７４０が、例えば図４に示すような制御信号Ｖ１及びＶ２を生成し得る。電流計７２０ａは、金属接続配線７３０ａの容量ＣＬＡ及びノードＡに付随する寄生容量ＣＰＡを、ＰＭＯＳトランジスタ７１２ａを介して電源電圧ＶＤＤに十分に充電するために使用される平均電流ＩＡを測定し得る。電流計７２０ｂは、金属接続配線７３０ｂの容量ＣＬＢ及びノードＢに付随する寄生容量ＣＰＢを、ＰＭＯＳトランジスタ７１２ｂを介して電源電圧ＶＤＤに十分に充電するために使用される平均電流ＩＢを測定し得る。] 図４
[0046] 平均電流ＩＡとＩＢとの差は、次のように表され得る。すなわち、]
[0047] 式（７）は、容量ミスマッチＣＬＡ−ＣＬＢが、平均電流ＩＡとＩＢとの差、電源電圧ＶＤＤ、及び周波数ｆに基づいて推定され得ることを示している。平均電流ＩＡ及びＩＢは、正確に測定され得る。電源電圧ＶＤＤ及び周波数ｆは既知であるか、または正確に決定され得る。容量ミスマッチは、以下の理由で正確に推定され得る。すなわち、(i)ノードＡ及びＢにおける線路構造が整合（matched）され、テスト回路７１０内のトランジスタもまた整合（matched）されているから、寄生容量ＣＰＢは寄生容量ＣＰＡに近似的に等しいはずであること、及び／または(ii)容量ＣＬＡ及びＣＬＢはそれぞれ、寄生容量ＣＰＡ及びＣＰＢよりも十分に大きいこと、である。]
[0048] 金属接続配線７３０ａの容量ＣＬＡは、例えば図５について上記述べたようにして推定され得る。金属接続配線７３０ｂの容量ＣＬＢもまた、同様の方法で推定され得る。] 図５
[0049] 抵抗は温度に依存する一方で、容量は温度には依存しないだろう。分離回路がヒューズで実装されている場合には、各金属接続配線の抵抗は、容量の測定のためにヒューズを破断する前に、種々の温度で測定されても良い。]
[0050] 図５は、金属接続配線５３０の抵抗及び容量を推定するために使用され得る例示的なテスト構成５００を示す。図７は、金属接続配線７３０ａ及び７３０ｂの抵抗及び容量ミスマッチを推定するために用いられ得る例示的なテスト構成７００を示す。その他のテスト構成もまた設計されて良く、抵抗、容量、及びミスマッチを推定するために用いられ得る。例えば、パッドを共有することにより、テストパッドの数が削減されても良い。] 図５ 図７
[0051] テスト構成５００及び／または７００は、ＩＣのダイ上に実装され、ＩＣ製造プロセスにおけるバラツキを明らかにするために用いられ得る。具体的には、ＩＣ製造プロセスの配線間接続及びメタライゼーション工程に関するバックエンドにおけるランダムなプロセスバラツキは、本明細書で述べられたテスト構成に基づいて測定され得る。抵抗及び容量の測定値は、正確なバックエンドの静的なミスマッチモデルを得るために用いられることが出来、そしてこれは回路設計段階で用いられ得る。例えば、正確な静的なミスマッチモデルは、クロック分配ネットワークの設計を改善するために用いられ得る。一般的には、ミスマッチの控えめな推定が得られ、そして追加のマージンを加えることにより全体のミスマッチの推定が得られ得る。バッファ１１４及び１２４が、バッファ１１４からどのくらい離れて設置されうるかの上限は、この全体のミスマッチの推定によって決定され得る。もしミスマッチがより正確に推定されれば、用いるマージンをより小さく出来、そしてバッファ１１４及び１２４は、バッファ１１４からより遠くに配置出来る。]
[0052] 抵抗及び容量の正確な推定はまた、ＩＣ製造プロセスを改善するために使用され得る。実効抵抗率、金属の粒サイズ、及びバリア膜厚のバラツキのようないくつかのパラメータは、抵抗にのみ依存し得る。絶縁体へのコンタミネーションのようなその他のいくつかのパラメータは、容量にのみ依存し得る。ＩＣ製造プロセスの特定の部分は、正確な抵抗及び容量推定に基づいて改善され得る。]
[0053] 図５及び７の電流源、電流計、及び電圧計は、ＩＣのダイまたはＰＣＢ上に形成され得る金属接続配線の抵抗及び容量を推定するための測定を行うために用いられる、外部テスト機器であって良い。電流源、電流計、及び／または電圧計（またはそれらと等価な機能）はまた、テスト構成と共に実装され得る回路により実装されても良い。] 図５
[0054] 図８は、クロックデスキュー（clock deskew）回路８５０を有するクロック分配ネットワーク８００のブロック図を示す。クロック分配ネットワーク８００は、バッファ８１０、８１４、及び８２４、金属接続配線８１２及び８２２、並びにデジタル回路８１６及び８２６を含み、これらはそれぞれ、図１におけるバッファ１１０、１１４、及び１２４、金属接続配線１１２及び１２２、並びにデジタル回路１１６及び１２６について上記述べたように結合されている。] 図１ 図８
[0055] テストパッド８３０及び８３１はそれぞれ、分離回路８４０及び８４１を介して、クロックデスキュー回路８５０のノードＡに結合される。テストパッド８３２及び８３３はそれぞれ、分離回路８４２及び８４３を介して、バッファ８１４の入力におけるノードＹに結合される。テストパッド８３４及び８３５はそれぞれ、分離回路８４４及び８４５を介して、クロックデスキュー回路８５０のノードＢに結合される。テストパッド８３６及び８３７はそれぞれ、分離回路８４６及び８４７を介して、バッファ８２４の入力におけるノードＺに結合される。各分離回路は、ヒューズまたはパスゲートであって良い。]
[0056] テストパッド８３０〜８３３は、図５について上記説明したように、四点法測定により金属接続配線８１２の抵抗を推定するために使用され得る。同様に、テストパッド８３４〜８３７は、四点法測定により金属接続配線８２２の抵抗を推定するために使用され得る。金属接続配線８１２及び８２２についての抵抗の推定及び／または抵抗のミスマッチの推定は、クロックデスキュー回路８５０に与えられ得る。分離回路８４０〜８４７は、抵抗の測定のためにはテストパッド８３０〜８３７を金属接続配線８１２及び８２２に結合し、容量の測定のためにはテストパッドを金属接続配線から分離し得る。] 図５
[0057] クロックデスキュー回路８５０は、ランダムなプロセスバラツキに起因する金属接続配線８１２及び８２２間のミスマッチを動的に推定し、このミスマッチに起因するクロックスキューを補償し得る。図８の設計では、クロックデスキュー回路８５０は、抵抗及び容量（ＲＣ）推定回路８６０及びミスマッチ補償制御回路８７０を含む。推定回路８６０は、金属接続配線８１２の抵抗及び／または容量、金属接続配線８２２の抵抗及び／または容量、金属接続配線８１２及び８２２の間の抵抗ミスマッチ、金属接続配線８１２及び８２２の間の容量ミスマッチなどを推定し得る。推定回路８６０は、抵抗及び／または容量の情報を制御回路８７０に供給し得る。制御回路８７０は、Ｙ地点における信号ＣＬＫＹがＺ地点における信号ＣＬＫＺに時間的に整合される（time aligned）ように、バッファ８１４及び／またはバッファ８２４の動作を調整し得る。] 図８
[0058] 図９は、図８のクロックデスキュー回路８５０内のＲＣ推定回路８６０及び制御回路８７０の設計の概念図を示す。本設計では、ＲＣ推定回路８６０は、図７におけるテスト回路７１０、電流計７２０ａ及び７２０ｂ、並びにテスト信号生成器７４０とそれぞれ同様の方法で結合されたテスト回路９１０、電流源９２０ａ及び９２０ｂ、並びに制御ユニット９３０を含む。] 図７ 図８ 図９
[0059] テスト回路９１０は、ＰＭＯＳトランジスタ９１２ａ及び９１２ｂ、並びにＮＭＯＳトランジスタ９１４ａ及び９１４ｂを含み、これらは図７につき上記述べたように結合されている。テスト回路９１０は更に、ノードＡ及びＣの間に結合されたスイッチ９１６ａと、ノードＢ及びＣの間に結合されたスイッチ９１６ｂとを含む。スイッチ９１６ａ及び９１６ｂは、抵抗または容量の測定を行う際にはオープンされ、通常動作の間はクローズされ得る。スイッチ９１６ａ及び９１６ｂは、通常動作の間の損失が僅かであるように設計され得る。] 図７
[0060] 制御ユニット９３０は、参照クロック信号（図９には図示せず）に基づいて、例えば図４で示すように、制御信号Ｖ１及びＶ２を生成し得る。制御ユニット９３０はまた、電流源９２０ａ及び９２０ｂから電流を受け取り、金属接続配線８１２及び８２２についての容量または容量ミスマッチの情報を供給し得る。もし電源電圧ＶＤＤ及び周波数ｆが既知であれば、電流源９２０ａ及び９２０ｂからの平均電流の差は、容量ミスマッチに比例する。] 図４ 図９
[0061] 図９に示す設計では、制御回路８７０は、ルックアップ（look-up）テーブル９７０及び制御信号生成器９８０を含む。ルックアップテーブル９７０は、抵抗の情報と、制御ユニット９３０からの容量の情報を受信し得る。これらは、動作の開始時に測定され、または動作中に動的に測定され得る。ルックアップテーブル９７０は、抵抗及び容量の情報に基づいて、制御情報を供給し得る。生成器９８０は、バッファ８１４及び／または８２４についての適切な制御信号生成して、信号ＣＬＫＹ及びＣＬＫＺを時間的に整合（time align）させ得る。例えば、バッファ８１４についての制御信号は、もし金属接続配線８１２が金属接続配線８２２のそれよりも大きい抵抗及び／または容量を有していれば、バッファ強度を増大させ得る。逆もまた同じである。バッファ８１４または８２４についての調整量は、金属接続配線８１２及び８２２間のミスマッチの量に依存し得る。] 図９
[0062] 図８及び９は、本明細書で述べられた方法の、クロック分配ネットワークへの適用例を示す。本方法はまた、その他のアプリケーションについての、金属接続配線の容量、抵抗、及び／またはミスマッチを推定するためにも用いられ得る。] 図８
[0063] 図１０は、抵抗及び容量を推定するための処理１０００のデザインを示す。第１接続配線の抵抗が、第１及び第２パッドを介して、第１接続配線を流れる第１電流を供給すると同時に、第３及び第４パッドを介して第１接続配線の両端間の第１電圧を測定することにより、推定され得る（ブロック１０１２）。第１接続配線の容量が、第１接続配線から第１〜第４パッドが分離された状態で、第１接続配線を充電及び放電することにより、推定され得る（ブロック１０１４）。] 図１０
[0064] 第２接続配線の抵抗が、第５及び第６パッドを介して、第２接続配線を流れる第２電流を供給すると同時に、第７及び第８パッドを介して第２接続配線の両端間の第２電圧を測定することにより、推定され得る（ブロック１０１６）。第２接続配線の容量が、第２接続配線から第５〜第８パッドが分離された状態で、第２接続配線を充電及び放電することにより、推定され得る（ブロック１０１８）。第１及び第２接続配線は、第１制御信号に基づいて、それぞれ第１及び第２トランジスタにより充電され、第２制御信号に基づいて、それぞれ第３及び第４トランジスタにより放電され得る。]
[0065] 更に、またはあるいは、第１及び第２接続配線間の容量ミスマッチが、第１接続配線から第１〜第４パッドが分離され、第２接続配線から第５〜第８パッドが分離された状態で、第１及び第２接続配線を充電及び放電することにより、推定され得る（ブロック１０２０）。ブロック１０２０では、第１及び第２接続配線をそれぞれ充電するための第１及び第２平均電流間の差を決定し得る。第１及び第２接続配線が充電及び放電された際の周波数もまた決定され得る。そして第１及び第２接続配線間の容量ミスマッチが、例えば式（７）のようにして、第１及び第２平均電流間の差と周波数とに基づいて、推定され得る。]
[0066] 本明細書で述べられたテスト構成は、ＩＣ上、無線周波数ＩＣ（ＲＦ ＩＣ）上、混合信号（mixed-signal）ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、ＰＣＢ、電子デバイス等上に実装され得る。テスト構成はまた、相補型金属−酸化物−半導体（ＣＭＯＳ）、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）等のような、種々のＩＣプロセス技術により形成され得る。]
[0067] 本明細書で述べられたテスト構成を実装する装置は、スタンドアローン型のデバイスであっても良いし、または大型のデバイスの一部であっても良い。デバイスは、(i)スタンドアローン型のＩＣ、(ii)データ及び／または命令を記録するメモリＩＣを含み得る１つまたはそれ以上のＩＣのセット、(iii)ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、(iv)モバイルステーションモデム（ＭＳＭ）のようなＡＳＩＣ、(v)その他のデバイス内に組み込まれ得るモジュール、(vi)受信機、携帯電話、無線デバイス、ハンドセット、または無線通信の子局、（viii）その他、であって良い。]
[0068] 本開示の上記説明は、当業者に対して本開示の製造または使用を可能とするために与えられる。本開示の種々の変形が、当業者によれば容易に明らかであろう。そして、本明細書で定義された包括的な原理は、本開示の範囲を逸脱することなく、他のバリエーションに適用され得る。よって、本開示は、本明細書で述べられた例及びデザインに限定されることを意図しておらず、本明細書に開示された原理及び新規な特徴に一致する最も広い範囲を与え得る。]

权利要求:

請求項1
第１の接続配線と、前記第１の接続配線に結合され、前記第１の接続配線を流れる第１の電流を供給すると同時に前記第１の接続配線の両端間の第１の電圧を測定するために使用されるパッドの第１の組と、前記第１の接続配線を充電及び放電して、前記第１の接続配線の容量を推定する、または前記第１の接続配線についての容量ミスマッチを推定するように構成されたテスト回路とを備え、前記第１の電流及び前記第１の電圧は、前記第１の接続配線の抵抗を推定するために用いられる、装置。
請求項2
前記パッドの第１の組は、前記第１の接続配線の第１端に結合された第１のパッドと、前記第１の接続配線の第２端に結合された第２のパッドと、前記第１の接続配線の前記第１端に結合された第３のパッドと、前記第１の接続配線の前記第２端に結合された第４のパッドとを備え、前記第１及び第２のパッドは、前記第１の接続配線の両端間の前記第１の電圧を測定するために使用され、前記第３及び第４のパッドは、前記第１の接続配線を流れる前記第１の電流を供給するために使用される、請求項１の装置。
請求項3
前記パッドの第１の組と、前記第１の接続配線との間に設けられた分離回路の第１の組、を更に備える請求項１の装置。
請求項4
前記分離回路の第１の組は、前記テスト回路が前記第１の接続配線を充電及び放電して前記第１の接続配線の前記容量を推定する際に、前記パッドの第１の組を前記第１の接続配線から分離する、請求項３の装置。
請求項5
前記分離回路の第１の組は、ヒューズまたはパスゲートを備える、請求項３の装置。
請求項6
前記テスト回路は、第１の制御信号に基づいて前記第１の接続配線を充電するように構成された第１のトランジスタと、前記第１のトランジスタに結合され、第２の制御信号に基づいて前記第１の接続配線を放電するように構成された第２のトランジスタとを備える請求項１の装置。
請求項7
前記第１の制御信号は、前記第２の制御信号が前記第２のトランジスタをオンさせる前に、前記第１のトランジスタを完全にオフさせ、前記第２の制御信号は、前記第１の制御信号が前記第１のトランジスタをオンさせる前に、前記第２のトランジスタを完全にオフさせる、請求項６の装置。
請求項8
前記第１のトランジスタは、Ｐチャネルの金属−酸化物−半導体（ＰＭＯＳ）トランジスタであり、前記第２のトランジスタは、ＮチャネルのＭＯＳ（ＮＭＯＳ）トランジスタである、請求項６の装置。
請求項9
第２の接続配線と、前記第２の接続配線に結合され、前記第２の接続配線を流れる第２の電流を供給すると同時に、前記第２の接続配線の両端間の第２の電圧を測定するために使用されるパッドの第２の組とを更に備え、前記第２の電流及び前記第２の電圧は、前記第２の接続配線の抵抗を推定するために用いられ、前記テスト回路は、前記第１及び第２の接続配線を充電及び放電して、前記第１及び第２の接続配線間の容量ミスマッチを推定するように構成されている、請求項１の装置。
請求項10
前記パッドの第１の組は、前記第１の接続配線の第１端に結合された第１及び第２のパッドと、前記第１の接続配線の第２端に結合された第３及び第４のパッドと、前記第２の接続配線の第１端に結合された第５及び第６のパッドと、前記第２の接続配線の第２端に結合された第７及び第８のパッドとを備え、前記第１及び第３のパッドは、前記第１の接続配線に流れる前記第１の電流を供給するために用いられ、前記第２及び第４のパッドは、前記第１の接続配線の両端間の前記第１の電圧を測定するために用いられ、前記第５及び第７のパッドは、前記第２の接続配線に流れる前記第２の電流を供給するために用いられ、前記第６及び第８のパッドは、前記第２の接続配線の両端間の前記第２の電圧を測定するために用いられる、請求項９の装置。
請求項11
前記パッドの第１の組と、前記第１の接続配線との間に設けられた分離回路の第１の組と、前記パッドの第２の組と、前記第２の接続配線との間に設けられた分離回路の第２の組とを更に備え、前記テスト回路が前記第１及び第２の接続配線を充電及び放電して前記第１及び第２の接続配線間の前記容量ミスマッチを推定する際に、前記分離回路の第１の組は、前記パッドの第１の組を前記第１の接続配線から分離し、前記分離回路の第２の組は、前記パッドの第２の組を前記第２の接続配線から分離する、請求項１０の装置。
請求項12
前記テスト回路は、第１の制御信号に基づいて、それぞれ前記第１及び第２の接続配線を充電するように構成された第１及び第２のトランジスタと、前記第１及び第２のトランジスタにそれぞれ結合され、第２の制御信号に基づいて、それぞれ第１及び第２の接続配線を放電するように構成された第３及び第４のトランジスタとを備える請求項９の装置。
請求項13
第１の接続配線と、前記第１の接続配線に結合され、前記第１の接続配線を流れる第１の電流を供給すると同時に前記第１の接続配線の両端間の第１の電圧を測定するために使用されるパッドの第１の組と、前記第１の接続配線を充電及び放電して、前記第１の接続配線の容量を推定する、または前記第１の接続配線についての容量ミスマッチを推定するように構成されたテスト回路とを備え、前記第１の電流及び前記第１の電圧は、前記第１の接続配線の抵抗を推定するために用いられる、集積回路。
請求項14
第２の接続配線と、前記第２の接続配線に結合され、前記第２の接続配線を流れる第２の電流を供給すると同時に、前記第２の接続配線の両端間の第２の電圧を測定するために使用されるパッドの第２の組とを更に備え、前記第２の電流及び前記第２の電圧は、前記第２の接続配線の抵抗を推定するために用いられ、前記テスト回路は、前記第１及び第２の接続配線を充電及び放電して、前記第１及び第２の接続配線間の容量ミスマッチを推定するように構成されている、請求項１３の集積回路。
請求項15
第１及び第２のパッドを介して、第１の接続配線を流れる第１の電流を供給すると同時に、第３及び第４のパッドを介して前記第１の接続配線の両端間の第１の電圧を測定することにより、前記第１の接続配線の抵抗を推定することと、前記第１乃至第４パッドが前記第１の接続配線から分離された状態で、前記第１の接続配線を充電及び放電することにより、前記第１の接続配線の容量、または前記第１の接続配線についての容量ミスマッチを推定することとを備える方法。
請求項16
前記第１の接続配線の容量、または前記第１の接続配線についての容量ミスマッチを推定することは、第１の制御信号に基づいて、第１のトランジスタにより前記第１の接続配線を充電することと、第２の制御信号に基づいて、第２のトランジスタにより前記第１の接続配線を放電することとを備える、請求項１５の方法。
請求項17
第５及び第６のパッドを介して、第２の接続配線を流れる第２の電流を供給すると同時に、第７及び第８のパッドを介して前記第２の接続配線の両端間の第２電圧を測定することにより、前記第２の接続配線の抵抗を推定することを更に備え、前記第１の接続配線の容量、または前記第１の接続配線についての容量ミスマッチを推定することは、前記第１乃至第４のパッドが前記第１の接続配線から分離され、前記第５乃至第８のパッドが前記第２の接続配線から分離された状態で、前記第１及び第２の接続配線を充電及び放電することにより、前記第１及び第２の接続配線間の容量ミスマッチを推定することを備える、請求項１５の方法。
請求項18
前記第１及び第２の接続配線間の容量ミスマッチを推定することは、前記第１及び第２の接続配線をそれぞれ充電するための第１及び第２の平均電流間の差を求めることと、前記第１及び第２の接続配線が充電及び放電される際の周波数を求めることと、前記第１及び第２の平均電流間の前記差、及び前記周波数に基づいて、前記第１及び第２の接続配線間の容量ミスマッチを推定することとを備える、請求項１７の方法。
請求項19
第１及び第２のパッドを介して、第１の接続配線を流れる第１の電流を供給すると同時に、第３及び第４のパッドを介して前記第１の接続配線の両端間の第１の電圧を測定することにより、前記第１の接続配線の抵抗を推定する手段と、前記第１乃至第４パッドが前記第１の接続配線から分離された状態で、前記第１の接続配線を充電及び放電することにより、前記第１の接続配線の容量、または前記第１の接続配線についての容量ミスマッチを推定する手段とを備える装置。
請求項20
第５及び第６のパッドを介して、第２の接続配線を流れる第２の電流を供給すると同時に、第７及び第８のパッドを介して前記第２の接続配線の両端間の第２電圧を測定することにより、前記第２の接続配線の抵抗を推定する手段を更に備え、前記第１の接続配線の容量、または前記第１の接続配線についての容量ミスマッチを推定する手段は、前記第１乃至第４のパッドが前記第１の接続配線から分離され、前記第５乃至第８のパッドが前記第２の接続配線から分離された状態で、前記第１及び第２の接続配線を充電及び放電することにより、前記第１及び第２の接続配線間の容量ミスマッチを推定する手段を備える、請求項１９の装置。
請求項21
前記第１及び第２の接続配線間の容量ミスマッチを推定する手段は、前記第１及び第２の接続配線をそれぞれ充電するための第１及び第２の平均電流間の差を求める手段と、前記第１及び第２の接続配線が充電及び放電される際の周波数を求める手段と、前記第１及び第２の平均電流間の前記差、及び前記周波数に基づいて、前記第１及び第２の接続配線間の容量ミスマッチを推定する手段とを備える、請求項２０の装置。
請求項22
第１及び第２の接続配線間の容量ミスマッチを推定する第１の回路と、前記第１及び第２の接続配線間の前記推定された容量ミスマッチに基づいて、少なくとも１つの制御信号を生成する第２の回路とを備える装置。
請求項23
前記第１の回路は、第１の制御信号に基づいて前記第１及び第２の接続配線を充電し、第２の制御信号に基づいて前記第１及び第２の接続配線を放電し、前記第１の接続配線を充電する第１の平均電流と、前記第２の接続配線を充電する第２の平均電流間とに基づいて、前記第１及び第２の接続配線間の容量ミスマッチを推定する、請求項２２の装置。
請求項24
前記第２の回路は、前記第１及び第２の接続配線間の推定された抵抗ミスマッチに更に基づいて、前記少なくとも１つの制御信号を生成する、請求項２２の装置。
請求項25
前記第１の接続配線を介して第１のクロック信号を受信する第１のバッファと、前記第２の接続配線を介して第２のクロック信号を受信する第２のバッファとを更に備え、前記第２の回路は、少なくとも１つの制御信号を生成して、前記第１及び第２のバッファの少なくとも１つの動作を調整し、前記第１及び第２のクロック信号を時間的に整合させる、請求項２２の装置。